關鍵數字：當AI晶片封裝面積從5.5個reticle起跳，理論上CoPoS製程能將單次生產的大型單元配置量從4個提升到12個，大幅提升效率。然而，騰旭投資投資長程正樺卻揭露，原本被視為先進封裝必然趨勢的台積電CoPoS，其時程不僅延後，甚至讓CoWoS出現追加需求。這背後，究竟是技術瓶頸，還是AI晶片設計思維的根本性逆轉？
📊 數據總覽
這場先進封裝的戰略調整，核心在於載體形式的選擇，以及AI晶片在實際伺服器環境中的效能極限。以下數據呈現了CoWoS與CoPoS在製程上的關鍵差異，以及NVIDIA平台在不同封裝尺寸下的算力權衡。
表一：CoWoS與CoPoS載體比較與效益分析
表二：AI晶片封裝尺寸與伺服器算力權衡 (以NVIDIA平台為例)
從數據來看，CoPoS在理論上的效率提升非常誘人，但同時也伴隨著巨大的轉換成本。而實際應用中，晶片尺寸的無限擴大，似乎也遇到了物理上的瓶頸。
數據解讀一：CoPoS延後，是技術瓶頸還是策略轉向？
當我們看到CoPoS延後的訊息，直覺反應可能是台積電的技術遇到了難題。不過，程正樺投資長在風傳媒「下班國際線」節目中點出，關鍵問題並非技術退步，而是市場對「晶片是不是非得一直做大」的重新思考。他解釋，現行約5.5個reticle的大型AI封裝，在單一compute tray中能放入4顆晶片。如果未來單顆晶片膨脹到8個reticle，同樣空間可能只能塞進2顆。
有趣的是，5.5個reticle乘以4顆，與8個reticle乘以2顆相比，整個運算托盤能提供的總體算力，竟然沒有「巨大差距」。這就引出一個重要的知識點：伺服器本身的物理空間限制，會對晶片封裝策略產生決定性影響。當晶片做得越大，製造難度、良率與warpage（翹曲）問題也跟著水漲船高。這使得在現有規模下，CoWoS仍足以支撐需求，CoPoS轉換的急迫性自然降低。所以，CoPoS的延後，更像是客戶產品規格與經濟效益重新計算後的結果，而非台積電技術碰壁。
數據解讀二：從2D平面到3D堆疊，AI算力新戰場？
當然，AI算力不可能停滯不前。既然晶片在平面上無法無限擴張，那麼「往上蓋」就成了必然的選項。程正樺投資長將此形容為，過去晶片思維像是不斷把房子「往旁邊蓋」，但下一步可能得改成「往上蓋」。這正是台積電SoIC等3D系統整合技術大顯身手的時候。
如果我們固定同樣的封裝尺寸，卻能在GPU上方再堆疊另一顆GPU，透過垂直整合，運算密度就能大幅提升。這意味著一個關鍵的知識點：在有限的物理空間內，3D堆疊技術是突破2D晶片擴張極限、持續提升算力的重要途徑。目前看來，3D方向的發展速度，可能比單純把大型封裝繼續放大還要快。這也解釋了為何市場若只盯著「CoWoS之後一定就是CoPoS」，可能會錯估AI封裝的進化路徑。真正的競爭，已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。
從產業面來看，台積電CoPoS的延後，其實是AI晶片發展進入「深水區」的一個訊號。過去一味追求「大」，現在則回歸到「效率」與「可行性」的綜合考量。這不僅考驗晶圓廠的先進製程能力，更考驗IC設計客戶對終端產品與伺服器架構的理解深度。當2D擴張的紅利逐漸見頂，3D堆疊技術（如SoIC）的重要性將被前所未有地放大，這不僅是技術的演進，更是整個AI生態系對算力密度需求的回應。對臺灣半導體產業來說，這場從「最大」到「最高」的競賽，將是鞏固領先地位的關鍵戰役。
趨勢預測：SoIC將搶佔聚光燈，重塑AI晶片競賽
CoPoS雖然沒有消失，但很可能暫時退居幕後，讓SoIC與3D堆疊技術提前搶走聚光燈。程正樺投資長認為，AI晶片下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。這是一個重要的轉折點，代表著AI晶片設計與製造的思維，正從單純追求平面尺寸，轉向追求體積效率與整合密度。
這個趨勢對供應鏈影響深遠。過去著重於平面微縮與大尺寸封裝的投資，現在可能需要更聚焦於異質整合、晶片堆疊以及相關的材料與設備。因此，一個可帶走的知識點是：未來AI晶片的領導者，將是那些能最有效地實現高密度3D整合，並確保其穩定性與量產能力的企業。這將促使半導體產業鏈的各個環節，從材料、設備到設計與封裝，都必須加速在3D技術上的佈局與創新。
數據告訴我們什麼？
這次CoPoS的戰略調整，清晰地告訴我們，AI晶片的發展並非線性。儘管追求更大尺寸的封裝在理論上能帶來效率提升，但在實際的伺服器環境中，物理限制與良率挑戰使得「越大越好」的邏輯不再是唯一答案。數據顯示，在總體算力需求不變的前提下，更精巧的垂直整合（3D堆疊）可能比盲目擴大平面尺寸更具效益。這不僅是技術路線的選擇，更是對成本、良率、以及終端應用環境的全面考量。
因此，如果你是關注半導體產業的投資人，或是身處AI晶片設計領域的工程師，現在是時候重新審視你的策略了。過去的「軍備競賽」或許是比誰的晶片做得大，但未來的「算力戰爭」，很可能比的是誰能把有限空間的效能「堆疊」到極致。這場變革，你準備好了嗎？
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
Q1：台積電CoPoS技術為何會延後？
台積電CoPoS延後並非技術問題，而是客戶端在重新評估AI晶片的設計與經濟效益。考量到伺服器物理空間限制、晶片尺寸過大導致的製造難度與良率挑戰，以及總體算力增長不如預期，使得對更大尺寸封裝的需求急迫性降低。
Q2：CoWoS與CoPoS兩種先進封裝技術的主要差異在哪？
CoWoS與CoPoS概念相近，主要差別在於載體形式。CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的方式。方形載體理論上在大型晶片封裝時能減少邊角空間浪費，提升單次製程的晶片配置量，但需大量設備與流程重做。
Q3：為什麼AI晶片設計從「往旁邊蓋」變成「往上堆」？
當AI晶片在平面上（「往旁邊蓋」）的尺寸擴張遇到伺服器物理空間、製造良率等限制時，為了持續提升算力密度，業界轉向垂直整合（「往上堆」）的3D堆疊技術，例如台積電的SoIC，以在同樣占用面積下放入更多運算元件。
Q4：台積電的SoIC技術在AI晶片發展中扮演什麼角色？
SoIC（System-on-Integrated Chips）是台積電發展3D系統整合的重要技術之一。在AI晶片從2D走向3D堆疊的趨勢中，SoIC透過垂直整合，將多個運算元件堆疊起來，大幅增加單位面積的運算密度，成為突破算力瓶頸的關鍵技術。
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