當半導體業界還在追逐幾奈米的微縮競賽，另一個數字其實更令人窒息：一台AI伺服器，光是HBM記憶體的故障，就曾讓Meta的Llama 3訓練中斷近兩成。這不是危言聳聽，美光不久前才發出這項示警。
Hot Chips 2026的講台上，SK海力士封裝工程副總裁Jaesik Lee秀出一張投影片，上面密密麻麻的數字，說明了為什麼記憶體不再只是「配角」。單一HBM模組已有1024個I/O，透過16個通道與GPU相連；到了HBM4，封裝高度來到775微米，尺寸12.8×11mm，上頭有超過兩萬個TSV（矽穿孔），以及16,148個Base Micro-Bump。這些數字背後，是一場關於空間、散熱與頻寬的極限拔河。
【編輯觀點】 這幾年採訪半導體展，一個明顯的轉折是：封裝技術正從「幕後」走向「台前」。以前大家只問「用幾奈米」，現在必問「用誰的CoWoS」或「EMIB怎麼搭」。SK海力士這次把Intel EMIB和台積電CoWoS並列，背後的政治與商業算計其實很有戲——尤其外媒wccftech才剛爆料英特爾與SK海力士可能合資。對一般投資人或科技愛好者來說，觀察HBM已不能只看產能，更要看「封裝聯盟」的選邊站，因為這直接影響未來五年AI晶片誰能拿到足夠的記憶體「糧草」。
表象：HBM的「摩天大樓」競賽，已經碰到天花板
目前的HBM，像是一棟精心設計的立體停車塔。透過TSV將多層DRAM Die垂直堆疊，最多可達16層，再與底部的Base Die整合，最後透過矽中介層（Silicon Interposer）和GPU並排放在一起——這就是業界熟悉的2.5D封裝架構。
SK海力士做了一個對比，很能說明問題。典型的GDDR6方案提供24GB容量、768GB/s頻寬；而4組HBM3E堆疊，容量直接飆到144GB、頻寬4TB/s，占用空間卻減少將近一半。這種效率，正是AI加速器對HBM「上癮」的原因。
不過，問題也出在這裡。HBM4雖然將I/O數翻倍到2048、單堆疊頻寬突破2TB/s，但功耗與發熱量也跟著指數級成長。單純靠增加堆疊層數或拉高I/O速度，邊際效益正在遞減。說白了，摩天大樓總有結構極限，而HBM的「樓層」已經快碰到物理天花板了。
真相：封裝技術的「二選一」，正在改寫遊戲規則
目前HBM主要靠兩種封裝方式量產：TC+NCF（熱壓鍵合搭配非導電膜）和MR+MUF（大規模回焊搭配模封底部填充）。前者在控制晶片翹曲上有優勢，但熱阻較高、產能有限；後者生產效率高、熱阻低，但對翹曲和間隙填充的控制更刁鑽。
SK海力士已經把先進MR-MUF技術用在16層HBM3E上，還導入翹曲控制、細間距互連與窄間隙填充等技術。但有趣的是，面對更嚴苛的未來，他們開始轉向混合鍵合（Hybrid Bonding）。這項技術讓核心晶粒厚度增加24%，TSV間距縮小到18微米以下，在堆疊層數增加的情況下，熱阻還能降低約35%。
不僅如此，他們還端出自家開發的I-HBM技術，針對內部局部熱點進行改善。根據官方數據，這項技術能額外降低超過30%的熱阻。換句話說，與其硬塞更多層，不如想辦法讓熱氣有地方跑——這已經是散熱工程的思維，而不只是封裝技術了。
各方角力：一場沒有「純技術」的戰爭
這場演講最耐人尋味的一幕，是SK海力士將Intel EMIB與台積電CoWoS並列在同一張投影片上。一家韓國記憶體廠商，同時提及兩家競爭對手的先進封裝技術，這不是偶然。
「我們在評估不同的2.5D整合方案，EMIB和CoWoS都是選項，」Jaesik Lee在會後問答時強調，「重點是客戶的XPU設計需要什麼。」
但業界都知道，這不只是技術選擇題，更是供應鏈的地緣政治題。外媒wccftech近期報導指出，市場傳出英特爾與SK海力士可能在記憶體領域成立合資企業。如果成真，那EMIB就不只是「選項」，而是「標配」。
另一方面，SK海力士也在布局自家的邏輯製程整合，計畫將電源傳輸網路（PDN）的改善，透過最佳化的邏輯晶圓代工製程來實現。換句話說，未來記憶體廠跟晶圓代工廠的界線，只會越來越模糊——誰能搞定封裝，誰就能掌握AI晶片的命脈。
深層影響：從「並排」到「疊上去」，3D封裝的終局想像
現在HBM與GPU是並排放置在矽中介層上，形成2.5D架構。但SK海力士的終極目標，是把HBM直接堆疊在AI加速器「上方」——真正的3D整合結構。
這不是科幻場景。一旦實現，記憶體與運算單元之間的距離將大幅縮短，頻寬與能源效率都會顯著提升。但代價也極為嚴峻：散熱、供電、機械應力、良率，每一項都是超級難題。
SK海力士給出的路線圖是：先讓TSV數量加倍，拉高I/O速度，再逐步導入邏輯製程整合，最後過渡到3D堆疊。不過，這條路並不會太順遂——光是HBM4的16層產品目前仍在認證階段，而3D結構的工程挑戰，顯然比「多疊幾層」複雜好幾個數量級。
「從2.5D到3D，不是『樓層加高』那麼簡單，」一位國內封測廠的技術主管私下表示，「它牽涉到整個供電網路、訊號完整性、還有熱力學的重新設計。說實話，這已經是『邏輯＋記憶體』的共封裝，技術難度跟現在完全是不同維度。」
未解之問：誰來買單，誰來承受熱度？
看完SK海力士的技術藍圖，幾個問題始終縈繞不去：
第一，散熱問題誰來扛？ I-HBM可降低30%以上的熱阻，但那是針對HBM「內部」。當HBM真的疊上GPU，兩者的發熱加乘，現有的散熱解決方案（水冷、浸沒式）夠用嗎？還是說，我們得重新發明散熱這件事？
第二，成本結構會失控嗎？ 混合鍵合、更多TSV、先進基板、更複雜的測試——每一個環節都在墊高成本。目前HBM已經比傳統記憶體昂貴許多，3D封裝後的價格，會讓AI晶片變成只有超大規模業者才負擔得起的奢侈品嗎？
第三，台灣產業在這場賽局中的角色是什麼？ 台積電的CoWoS仍是目前主流，但SK海力士與英特爾的合資傳聞，以及三星在記憶體封裝上的追趕，都讓局勢更加撲朔迷離。對台灣的封測廠、基板廠、設備商來說，這是機會，還是威脅？
Hot Chips 2026這場演講，與其說是技術發表，更像是一封戰書。它宣告了記憶體封裝不再只是「後段製程」，而是決定AI效能天花板的關鍵擂台。當2萬顆TSV還不夠用，當16層堆疊只是過渡站，我們或許該開始習慣——未來的半導體競爭，比的不是誰的晶片更小，而是誰能把更多功能塞進更小的空間，同時還能讓它涼快、穩定、不罷工。
下次當你看到AI模型又當機，或者訓練進度卡在99%，別急著罵軟體工程師——說不定，問題就出在那幾顆熱到燙手的HBM上。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4跟HBM3E最大的技術差異是什麼？
最關鍵的差異在I/O數從1024翻倍到2048，單堆疊頻寬突破2TB/s，同時導入更多TSV和微凸塊，封裝尺寸與高度也進一步增加。SK海力士已開始量產12層產品，16層則在認證階段。
混合鍵合（Hybrid Bonding）為什麼對HBM這麼重要？
因為它能解決傳統封裝在厚度、熱阻和間距上的瓶頸。混合鍵合讓核心晶粒厚度增加24%，TSV間距縮小到18微米以下，同時在堆疊層數增加的情況下，熱阻還能降低約35%，是邁向3D封裝的關鍵技術。
2.5D封裝和3D封裝在HBM上的差別是什麼？
目前HBM與GPU是並排放置在矽中介層上，屬於2.5D架構；3D封裝則是將HBM直接堆疊在AI加速器上方，大幅縮短距離、提升頻寬，但散熱、供電和良率挑戰也更嚴峻，尚未量產。
SK海力士的I-HBM技術解決什麼問題？
I-HBM是SK海力士自家開發的散熱改善技術，針對HBM內部的局部熱點進行優化，可額外降低超過30%的熱阻，因應未來更高功耗和I/O速度下的熱集中問題。
Intel EMIB和台積電CoWoS哪個對HBM更有利？
SK海力士將兩者並列為選項，沒有明確表態。但外媒傳出英特爾可能與SK海力士成立合資企業，加上地緣政治因素，未來EMIB的角色可能不僅是「技術選擇」，更是供應鏈策略的延伸。
※ 此篇文章由 AI 改寫或生成，內容僅供參考，可能存在錯誤或不準確之處。
