根據三星在 Hot Chips 2026 揭露的最新技術藍圖，HBM 的終極樣貌已經越來越清楚。不是更寬的頻寬、不是更低的延遲，而是直接把記憶體堆疊在運算晶片上面。這家記憶體大廠提出的三階段演進路徑，從客製化 HBM 到最終的 zHBM 3D 整合，正在重新定義 AI 加速器與記憶體之間的物理關係。
先回頭看 HBM 的基本架構。三星 DRAM 設計團隊成員 Sangwook Han 在會上說明，現有的 HBM 堆疊由 Core Die（核心晶片）和 Base Die（基礎晶片）組成。Core Die 包含核心電路與 DRAM 記憶體單元，目前最多可堆疊到 16 層；Base Die 則位在堆疊最底部，負責處理各項 DRAM 相關功能。這個看似單純的架構，其實藏著三星接下來三階段進化的全部伏筆。
第一階段：把 xPU 的功能搬進 Base Die，釋放珍貴的晶片面積
三星現在最優先處理的問題，是 AI 晶片（xPU）上越來越擁擠的電路布局。標準 HBM 的 Base Die 只包含基本的資料與測試路徑功能，但三星正在導入先進邏輯製程，在 Base Die 內整合類似 SoC 的功能，同時共用標準的 Core Die 堆疊。換句話說，原本放在 GPU、NPU 或 CPU 裡面的部分電路，現在可以移到 HBM 底部的 Base Die 裡面。
這麼做的好處很直觀：省下來的 xPU 晶片面積，可以拿去增加更多 AI 運算單元。根據三星的規畫，HBM4 已經導入 D2D PHY 取代傳統 HBM PHY，縮短 HBM 與 xPU 之間的資料傳輸路徑，同時降低介面電路面積與功耗。
不過，從 HBM4 推進到 HBM5 的過程中，三星也觀察到局部熱點（Thermal Hotspots）問題。他們的解法是 HPB 技術（熱傳導路徑區塊，Heat Path Block），根據三星提供的數據，這項技術可將峰值溫度降低超過 35%，涵蓋 50% 的 PHY 區域。說真的，在 HBM 堆疊越來越高的趨勢下，散熱已經是物理極限問題，不只是工程問題。
編輯觀點：三星這招「偷面積」的算盤打得精。把部分邏輯功能從 xPU 移到 HBM 的 Base Die，表面上是技術創新，實際上是替晶圓代工產能解套——省下來的 xPU 面積可以直接轉換成更多的運算單元，間接提升每顆晶片的 AI 算力。但話說回來，把更多功能塞進 Base Die，熱密度只會更高，HPB 技術的 35% 降溫效果能否在 16 層以上的堆疊中持續有效，恐怕是 HBM5 之後最大的變數。從產業面來看，這也意味著 HBM 不再只是被動的記憶體元件，正在逐步吸收原本屬於 xPU 的功能，長期可能改變 AI 晶片的設計分工。
第二階段：利用 Base Die 的閒置空間，擴充記憶體容量
第一階段解決的是「面積」問題，第二階段處理的是「容量」問題。三星觀察到，AI 大模型的上下文視窗正在急劇擴大，KV 快取（KV Cache）的需求容量也跟著大幅增加。這些需求直接反映在記憶體容量上，而三星的構想是：在 Base Die 的閒置空間中整合記憶體擴充控制器與 PHY，直接擴充可用記憶體。
這個做法的巧妙之處在於，它不需要改變 Core Die 的堆疊結構，就能在既有封裝內擠出更多容量。對資料中心營運商來說，這意味著同樣的硬體配置可以跑更大的模型，或是在相同模型下降低記憶體瓶頸造成的延遲。
根據三星在 Hot Chips 2026 的說明，這階段的關鍵在於 Base Die 的閒置面積有多大、能塞進多少額外的記憶體控制電路。從技術藍圖來看，這階段的演進會與 HBM5 的量產時程高度重疊。
第三階段：zHBM 3D 整合，記憶體直接站在運算晶片上
第三階段才是三星真正的野心所在。他們正在開發的 zHBM 方案，直接把 HBM 垂直堆疊在 XPU 上方，跳過傳統 2.5D 封裝需要的中介層（Interposer）。這個「站在運算晶片上」的 3D 結構，帶來幾個關鍵改變。
首先是資料傳輸距離大幅縮短。zHBM 採用分散式 I/O（Distributed I/O）架構，縮短 HBM 堆疊內部的資料傳輸路徑，同時消除傳統 2D 介面。三星宣稱，與標準 HBM4E 堆疊相比，zHBM 可帶來 70% 的能源效率提升，DRAM 頻寬增加 230%，每個 DRAM 模組最多可節省 100W 功耗。
這 100W 的節省對 AI 伺服器來說意義重大。以一個配備 8 顆 GPU 的伺服器節點來算，光是記憶體功耗就能省下 800W，這還不包括散熱系統的連鎖節能效應。更直觀的數字是：三星指出，zHBM 能讓 GPU 額外獲得 8.3% 的功耗空間——在功耗牆（Power Wall）已經成為 AI 晶片最大瓶頸的今天，這 8.3% 代表的是可以再塞進更多運算單元、或把時脈往上推的寶貴餘裕。
三星此次展示的方案，是在單一 XPU 上方配置 4 組 zHBM 堆疊。要實現這個架構，三星正在開發 WoW（晶圓對晶圓）與 HCB（混合立方鍵合）等先進封裝技術，藉此實現超高 I/O 密度，最終打造整合式 SoC-DRAM 架構。
數據背後的啟示：三階段不是選項，是必然
把這三階段放在一起看，會發現一個清楚的脈絡：三星正在把 HBM 從「記憶體元件」升級為「運算架構的一部分」。第一階段的 Base Die 功能擴充、第二階段的容量擴充、第三階段的 3D 整合，每一步都在模糊記憶體與邏輯晶片之間的界線。
從競爭態勢來看，SK 海力士也在朝 3D 堆疊架構發展，兩家韓廠的路徑高度重疊。真正的差異可能在於量產時間與良率控制——三星在 WoW 與 HCB 封裝技術上的進度，會直接決定 zHBM 能否在 HBM5E 或 HBM6 世代實現商業化。
對台灣的半導體供應鏈來說，zHBM 的 3D 整合架構如果成真，傳統 2.5D 封裝的中介層需求將大幅減少，這對相關封測廠商是警訊；但 WoW 與 HCB 等新封裝技術需要的設備與材料，同時也創造新的機會。說到底，半導體產業的物理極限正在逼出真正的架構創新，而三星這張三階段藍圖，只是第一張被翻開的牌。
編輯觀點：從數據面來看，zHBM 的 230% 頻寬提升和 70% 節能效果確實驚人，但這些數字應該是在最佳化條件下的理論峰值。真正值得追蹤的是：3D 堆疊的散熱問題在去掉中介層之後只會更嚴峻，三星的 HPB 技術能否在 zHBM 的 4 組堆疊配置下維持 35% 以上的降溫效果，將是量產前最大的未知數。對一般讀者來說，與其追問 zHBM 何時上市，不如觀察 2027 年前後搭載這項技術的 AI 加速器是否真的能突破現有的功耗天花板——那才是影響未來 AI 訓練成本與模型規模的關鍵變數。
如果你關注的是 AI 硬體供應鏈的長期布局，這張藍圖透露的訊息其實很明確：記憶體與邏輯的整合已經是進行式，不是未來式。接下來的問題不是「會不會發生」，而是「誰先做出來」。你不必急著判斷三星會不會贏，但你必須意識到——當記憶體直接站在運算晶片上的時候，整個半導體產業的遊戲規則，已經跟十年前完全不同了。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
三星 zHBM 技術何時會量產上市？
三星在 Hot Chips 2026 公布的技術藍圖尚未給出具體量產時程，但業界普遍預期 zHBM 架構可能落在 HBM5E 或 HBM6 世代，推估時間點約在 2028 至 2030 年間。
zHBM 的 70% 能源效率提升是怎麼算出來的？
根據三星對比標準 HBM4E 堆疊的數據，70% 能源效率提升主要來自 I/O 功耗下降，以及透過架構最佳化移除 SerDes 所避免的功耗累積，每個 DRAM 模組最多可節省 100W 功耗。
zHBM 會影響台灣封測供應鏈嗎？
zHBM 採用 3D 整合架構，跳過傳統 2.5D 封裝所需的中介層，對中介層相關供應商可能造成影響；但 WoW 與 HCB 等新封裝技術同時也帶來設備與材料的新機會，長期影響須視量產進度而定。
三星的三階段 HBM 演進是什麼？
第一階段是客製化 HBM，在 Base Die 整合 SoC 功能以釋放 xPU 面積；第二階段在 Base Die 閒置空間擴充記憶體容量；第三階段是 zHBM 3D 整合，將 HBM 垂直堆疊於 XPU 上方，省去中介層並大幅提升頻寬與能源效率。
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